Bild 1: Der PLL-Synthesizer ADF4351, angeschlossen an den Fanout-Puffer ADCLK948 (Bild: ADI)

Ausgänge einer Taktquelle mit Low-Jitter LVPECL-Fanout-Puffern erhöhen

 

 

 

In vielen Systemen sind mehrere Systemtaktsignale für die Mixed-Signal-Verarbeitung und das Timing erforderlich. Speziell MIMO-Transceiver und Phased-Array-Antennen verlangen den Einsatz von mehr als einem LO mit der gleichen Frequenz für viele Auf/Abwärts-Wandlungsstufen.

 Bild 1: Der PLL-Synthesizer ADF4351, angeschlossen an den Fanout-Puffer ADCLK948 (Bild: ADI) Bild 1: Der PLL-Synthesizer ADF4351, angeschlossen an den Fanout-Puffer ADCLK948 (Bild: ADI)

Bei der Schaltung in Bild 1 ist der PLL-Synthesizer ADF4351 mit integriertem VCO an den ADCLK948 angeschlossen. Der ADCLK948 liefert mit einem differenziellen Ausgang des ADF4351 bis zu acht differenzielle LVPECL-Ausgänge (Low Voltage Positive Emitter Coupled Logic).

Moderne digitale Systeme verlangen oft viele qualitativ hochwertige Taktsignale mit Logikpegeln, die anders sind als die Logikpegel der Taktquelle. Eine zusätzliche Pufferung kann erforderlich sein, um ohne Einbußen hinsichtlich Integrität eine genaue Taktverteilung zu anderen Schaltungskomponenten zu garantieren. Die Schnittstelle zwischen der Taktquelle ADF4351 und dem Takt-Fanout-Puffer ADCLK948 ist im Folgenden beschrieben. Messungen zeigen, dass der zusätzliche Jitter im Zusammenhang mit dem Takt-Fanout-Puffer 75 fseff. beträgt.

Schaltungsbeschreibung

Beim ADF4351 handelt es sich um einen Breitband-PLL und VCO mit einem Ausgangsfrequenzbereich von 35 bis 4400 MHz, der aus separaten Multiband-VCOs besteht. Jeder VCO deckt einen Bereich von etwa 700 MHz ab (mit Überlappungen zwischen den Frequenzen des VCO). Dies erlaubt einen Basis-VCO-Frequenzbereich von 2,2 bis 4,4 GHz. Frequenzen unter 2,2 GHz lassen sich mit den internen Teilern im ADF4351 erzeugen.

Zur Takterzeugung müssen PLL und VCO im ADF4351 aktiviert und die gewünschte Ausgangsfrequenz programmiert werden. Die Ausgangsfrequenz des ADF4351 steht an den Open-Kollektor-Ausgängen an den RFOUT-Pins zur Verfügung. Diese erfordern eine Shunt-Induktivität (oder Widerstand) plus einen Gleichspannungs-Sperrkondensator.

Der ADCLK948 ist ein in Silizium-Germanium-Technologie hergestellter Takt-Fanout-Puffer mit geringem Jitter, der sich gut für den Frequenzbereich des PLL-Synthesizers ADF4351 eignet, weil seine maximale Eingangsfrequenz (4,5 GHz) nur knapp über der des ADF4351 (4,4 GHz) liegt. Der effektive Breitband-Jitter beträgt 75 fs. An den Takteingängen des ADCLK948 ist ein zusätzlicher DC-Gleichtakt-Biaspegel von 1,65 V erforderlich, um die LVPECL-Logikpegel zu erhalten. Dies erfolgt mit einem Widerstands-Bias-Netzwerk. Ohne DC-Biasschaltung sinkt die Signalintegrität an den Ausgängen des ADCLK948.

Andere mögliche Synthesizer mit integrierten VCOs sind das Fractional-N-Modell (137 bis 4400 MHz) ADF4350 und die Integer-N-Serie ADF4360. Andere mögliche Takt-Fanout-Puffer in der gleichen Familie wie der ADCLK948 sind die Modelle ADCLK946 (sechs LVPECL-Ausgänge), ADCLK950 (zehn LVPECL-Ausgänge) und ADCLK954 (12 LVPECL-Ausgänge).

Schaltungsevaluierung und Test

Die in Bild 1 beschriebene Schaltung wurde mit dem Board EVAL-ADF4351EB1Z als Taktquelle evaluiert; am Board wurden dabei kleinere Modifikationen durchgeführt.

Das Board nutzt die Standard-Programmiersoftware ADF4351, die auf der CD im Lieferumfang des Evaluation Boards enthalten ist. Ebenfalls erforderlich ist das Board ADCLK948/PCBZ. Dieses lässt sich direkt und ohne Modifikationen einsetzen.

Das folgende Equipment ist erforderlich:

  • Das Evaluation-Board-Kit EVAL-ADF4351EB1Z mit Programmiersoftware,
  • das Evaluation-Board ADCLK948PCBZ,
  • eine 3,3-V-Stromversorgung,
  • zwei Kabel zum Anschluss der 3,3V-Versorgungsspannung an das ADCLK948PCBZ,
  • zwei kurze, gleich lange SMA-Koaxialkabel,
  • ein schnelles Oszilloskop (Bandbreite 2 GHz) oder ein äquivalentes Modell,
  • der Spektrumanalyzer R&S FSUP26 oder ein äquivalentes Modell und
  • ein PC mit Windows XP, Windows, Vista (32 Bit) oder Windows 7 (32 Bit).

Das SMA-Koaxialkabel wird gebraucht, um die Pins RFOUTA+ und RFOUTA– des EVAL-ADF4351EB1Z an CLK0 und das ADCLK948PCBZ anzuschließen.

Die Blockschaltung

Für dieses Experiment wurden die Boards ADCLK948PCBZ und EVAL-ADF4351EB1Z genutzt. Die Platinen sind über ein SMA-Kabel mit dem ADCLK948PCBZ verbunden wie in Bild 1 dargestellt. Im Benutzerhandbuch UG-435 sind die Installation und der Einsatz der Evaluierungssoftware beschrieben. Es enthält auch Hinweise zum Board-Setup und die Blockschaltung des Boards sowie das Layout und die Stückliste.

Erforderliche Modifikationen am Board sind dem Gleichspannungs-Sperrkondensator nachgeschaltete 100-Ω-Widerstände. Die Widerstände sind mit 3,3 V und Masse (GND) verbunden. Dies sollte sowohl am Pin RFOUTA+ wie auch am Pin RFOUTA− erfolgen, um eine Gleichtaktspannung von 1,65 V zu erhalten (über der minimal erforderlichen Spannung von 1,5 V). Eventuell muss dazu die Lötmaske in der Nähe dieser Übertragungsleitungen abgelöst werden.

Das Benutzerhandbuch UG-068 enthält ähnliche Informationen zum Betrieb des Evaluation-Boards ADCLK948/PCBZ.

Messen der Logikpegel

Zur genauen Messung der Logikpegel wird das Oszilloskop RTO1024 von Rohde & Schwarz zusammen mit zwei aktiven Tastköpfen des Typs RT-ZS30 verwendet.

Dazu schließt man das EVAL-ADF4351EB1Z an den PC entsprechend der Hardware-Treiberinstruktionen im UG-435 an. Man installiert die Software ADF435x auf dem PC wie folgt: Zuerst wird die PLL des ADF4351 entsprechend des Screenshots der ADF435x Software  programmiert. In diesem Beispiel wurde eine HF-Frequenz von 1GHz gewählt. Danach schließt man die SMA-Steckverbinder RFOUTA+ und RFOUTA− an die SMA-Stecker CLK0 und CLK0 des Boards ADCLK948/PCBZ mit zwei kurzen, gleich langen SMA-Kabeln an. Nun erfolgt der Anschluss des differenziellen Ausgangs OUT2 des Boards an das High-Speed Oszilloskop.

Phasenrauschen und Jitter-Messung

Um das Phasenrauschen und den Jitter am Signal zu messen, wiederholt man die eben beschriebenen Schritte für die Messung der Logikpegel. Den nicht genutzten Ausgang CLK2 des Boards ADCLK948/PCBZ schließt man mit einer 50-Ω-Last ab. Danach verbindet man den Ausgang CLK2 über ein SMA-Kabel mit dem Signalquellenanalysator. Schließlich misst man den Jitter am Signal.

Der additive Jitter des ADCLK948 kann so berechnet werden: √(330,42² – 325,72²) = 55,5 fseff. Der spezifizierte Wert aus dem Datenblatt des ADCLK948 beträgt 75 fseff.

Der Autor: Ian Collins, Analog Devices.

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