In diesem Schaltungstipp stellen wir eine schnelle Empfänger-Eingangsstufe mit einer Bandbreite von 152 MHz vor. Sie besteht aus einem rauscharmen differenziellen Verstärker und einem 16 Bit A/D-Wandler mit einer Abtastrate von 250 MSample/s.

Die Schaltung in Bild 1 zeigt eine Empfänger-Eingangsstufe mit großer Bandbreite, die aus dem rauscharmen differentiellen Verstärker ADL5562 und dem 16 Bit A/D-Wandler AD9467 (mit einer Abtastrate von 250 MSample/s) aufgebaut ist.

Der Butterworth-Antialiasing-Filter dritter Ordnung wurde entsprechend der Verstärker- und A/D-Wandler-Spezifikationen in puncto Leistungsfähigkeit und Schnittstellen optimiert. Die Einfügeverluste, die durch das Filternetzwerk und andere Komponenten verursacht werden, betragen 1,8 dB.

Die Schaltung offeriert eine Bandbreite von 152 MHz mit einer Flachheit im Durchlassbereich von 1 dB. Das SNR (Signal-Rausch-Verhältnis) und der SFDR (störungsfreier Dynamikbereich), gemessen mit einem Analogeingangssignal von 120 MHz, betragen 72,6 dBFS bzw. 82,2 dBc.

Schaltungsbeschreibung

Die Schaltung arbeitet mit massebezogenen Eingangssignalen und wandelt diese mit einem Breitband (3 GHz) 1:1-Transformator des Typs M/A-COM ECT1-1-13M in differentielle Signale um. Der differentielle 3,3-GHz-Verstärker ADL5562 hat eine differentielle Eingangsimpedanz von 400 Ω, bei einer Verstärkung von 6 dB und 200 Ω bei einer Verstärkung von 12 dB. Eine Verstärkungsoption von 15,5 dB ist ebenfalls verfügbar.

Der ADL5562 ist ein idealer Treiber für den AD9467. Die komplett differentielle Architektur durch den Tiefpassfilter und in den A/D-Wandler bietet eine gute HF-Gleichtaktunterdrückung und minimiert Verzerrungsprodukte zweiter Ordnung.

Der Chip bietet je nach Eingang eine Verstärkung von 6 oder 12 dB. In der gezeigten Schaltung wurde eine Verstärkung von 6 dB verwendet, um die Einfügeverluste von Filternetzwerk und Transformator (etwa 1,8 dB) zu kompensieren. Dies bietet eine Signalverstärkung von insgesamt 3,9 dB.

Ein Eingangssignal von +6,0 dBm produziert ein differentielles Vollsausschlags-Signal von 2 V_ss am ADC-Eingang.

Der Antialiasing-Filter ist ein Butterworth-Filter dritter Ordnung, der mit einem Standard-Filterprogramm entwickelt wurde. Der Butterworth-Filter wurde wegen seines flachen Verlaufs im Durchlassband gewählt. Ein Filter dritter Ordnung erzielt ein AC-Rauschbandbreiten/Signalbandbreitenverhältnis von 1,05 und kann mit Hilfe kostenloser Filterprogramme wie z.B. dem von Nuhertz oder Quite Universal Circuit Simulator – Qucs entwickelt werden.

Um eine optimale Leistungsfähigkeit zu erzielen, sollte der ADL5562 mit einer differentiellen Last von 200 Ω beaufschlagt werden. Die 15-Ω-Widerstände isolieren die Filterkapazität vom Verstärkerausgang, während die 243-Ω-Widerstände parallel zur Downstream-Impedanz eine Lastimpedanz von 203 Ω ergeben, wenn sie zum 30-Ω-Serienwiderstand addiert werden. Die 20-Ω-Widerstände in Reihe mit den ADC-Eingängen isolieren interne Schalttransienten vom Filter und Verstärker. Der 511-Ω-Widerstand parallel zum A/D-Wandler reduziert die Eingangsimpedanz des A/D-Wandler für eine besser vorhersagbare Leistungsfähigkeit.

Der Butterworth-Filter dritter Ordnung wurde mit einer Quellimpedanz von 38,6 Ω, einer Lastimpedanz von 269 Ω und einer 3-dB-Bandbreite von 180 MHz entwickelt. Die vom Programm berechneten Werte werden in Bild 1 gezeigt. Die für die passiven Komponenten des Filters gewählten Bauteile sind Standardwerte, die den vom Programm erzeugten Werten am nächsten kommen.

Der interne Kondensator des ADC mit einer Kapazität von 3,5 pF wurde vom Wert des zweiten Shunt-Kondensators subtrahiert, damit eine Kapazität von 32,29 pF erzielt wird.

In der Schaltung wurde dieser Kondensator mit zwei 62-pF-Kondensatoren, verbunden mit Masse, realisiert (Bild 2). Dies liefert den gleichen Filtereffekt und bietet ein kleines Maß an AC-Gleichtaktunterdrückung.

Die gemessene Leistungsfähigkeit des Systems fasst Tabelle 1 zusammen. Die 3-dB-Bandbreite beträgt 152 MHz. Der gesamte Einfügeverlust des Netzwerks beträgt etwa 2 dB. Bild 3 zeigt den Bandbreitenverlauf. Aus Bild 4 sind SNR und SFDR ersichtlich.

Filter- und Schnittstellendesign

Im Folgenden wird ein allgemeines Konzept zur Entwicklung der Verstärker/ADC-Schnittstelle mit Filter vorgestellt. Um die optimale Leistungsfähigkeit (Bandbreite, SNR, SFDR etc.) zu erzielen, müssen bestimmte Anforderungen erfüllt werden:

• Am Verstärker sollte die richtige DC-Last anliegen, wie sie im Datenblatt für eine optimale Leistungsfähigkeit empfohlen wird.
• Für den Reihenwiderstand muss der richtige Wert zwischen Verstärker und der durch den Filter repräsentierten Last gewählt werden. Dadurch können unerwünschte Spitzen im Durchlassband verhindert werden.
• Die Eingangsimpedanz am A/D-Wandler sollte mit einem externen Parallelwiderstand reduziert werden. Der richtige Reihenwiderstand sollte verwendet werden, um den ADC vom Filter zu isolieren. Dieser Serienwiderstand reduziert auch Spitzen, sogenanntes „Peaking”.

Die verallgemeinerte Schaltung in Bild 5 gilt für die meisten schnellen differentiellen Verstärker/ADC-Schnittstellen und dient als Basis für die Diskussion. Das Design nutzt die relativ hohe Eingangsimpedanz der meisten schnellen A/D-Wandler und die relativ geringe Impedanz des Treibers (Verstärker), um den Einfügungsverlust des Filters zu minimieren.

Die Schaltung wird in der Regel wie folgt entwickelt:

• Auswahl des externen ADC-Abschlusswiderstands R_TADC, so dass die parallele Kombination aus R_TADC und R_ADC zwischen 200 und 400 Ω liegt.
• Auswahl von R_KB basierend auf Erfahrung und/oder den Empfehlungen im Datenblatt des A/D-Wandlers. Der Wert liegt normalerweise zwischen 5 und 36 Ω.
• Berechnen der Filterlastimpedanz mit der Gleichung Z_AAFL = R_TADC || (R_ADC + 2 R_KB)
• Auswahl des externen Serienwiderstands für den Verstärker (R_A). R_A sollte kleiner als 10 Ω sein, falls die differentielle Ausgangsimpedanz des Verstärkers 100 bis 200 Ω beträgt. R_Asollte zwischen 5 und 36 Ω liegen, wenn die Ausgangsimpedanz des Verstärkers 12 Ω oder weniger beträgt.
• Auswahl von R_TAMP so, dass die vom Verstärker „gesehene” Gesamtlast Z_ALoptimal für den bestimmten differentiellen Verstärker, gewählt nach der Gleichung Z_AL = 2 R_A + (Z_AAFL || 2 R_TAMP), ist.
• Berechnen des Filter-Quellwiderstands mit Z_AAFS = 2 R_TAMP || (Z_O + 2 R_A).
• Anhand eines Filterdesignprogramms oder Tabellen erfolgt die Entwicklung des Filters mit den Quell- und Lastimpedanzen Z_AAFS und Z_AAFL, Filtertyp, Bandbreite, Ordnung etc. Es sollte eine Bandbreite gewählt werden, die etwa 40% höher ist als die halbe Abtastrate, um einen flachen Anstieg im Frequenzbereich von DC bis f_s/2 sicherzustellen.
• Die interne ADC-Kapazität C_ADC sollte vom finalen Shunt-Kondensatorwert, generiert vom Programm, subtrahiert werden. Das Programm liefert den Wert C_SHUNT2 für den differentiellen Shunt-Kondensator. Die finale Gleichtakt-Shunt-Kapazität beträgt C_AAF2 = 2(C_SHUNT2 – C_ADC).

Nach diesen vorläufigen Berechnungen sollte die Schaltung auf folgende Eigenschaften hin überprüft werden:

• Der Wert von C_AAF2 sollte mindestens 10 pF betragen, damit er um ein Mehrfaches höher ist als C_ADC. Dies minimiert die Empfindlichkeit des Filters auf Abweichungen im C_ADC.
• Das Verhältnis von Z_AAFL zu Z_AAFS sollte nicht mehr als 7 betragen, damit der Filter in den Grenzen der meisten Filtertabellen und Designprogramme liegt.
• C_AAF1 sollte eine Kapazität von mindestens 5 pF haben, um die Empfindlichkeit gegenüber parasitären Kapazitäten und Bauteileabweichungen zu minimieren.
• Sinnvoll für die Induktivität L_AAF ist ein Wert von mindestens einigen nH.

In einigen Fällen liefert das Simulationsprogramm zur Filterentwicklung mehr als eine einzige Lösung. Dies ist insbesondere bei Filtern höherer Ordnung der Fall. Die Lösung, welche die realistischsten Bauteilewerte liefert sollte stets ausgewählt werden. Ebenfalls sollte eine Konfiguration mit Shunt-Kondensator verwendet werden, damit diese sich mit der ADC-Eingangskapazität kombinieren lässt.

Schaltungsoptimierungstechniken und Kompromisse

Die Parameter in dieser Schnittstellenschaltung sind sehr interaktiv. Deshalb ist es fast unmöglich, die Schaltung für alle Schlüsselspezifikationen wie Bandbreite, Bandbreiten-Flachheit, SNR, SFDR und Verstärkung zu optimieren. Allerdings kann das „Peaking”, das oft im Bandbreitenverlauf auftritt, minimiert werden, indem man R_A und R_KB variiert.

Bild 6 zeigt, wie sich das „Peaking“ des Durchlassbands reduziert, wenn der Wert des Ausgangs-Serienwiderstands R_Aerhöht wird. Wenn der Wert dieses Widerstands erhöht wird, gibt es jedoch eine größere Signaldämpfung und der Verstärker muss ein größeres Signal treiben, um den Vollausschlags-Eingangsbereich des A/D-Wandlers zu nutzen.

Der Wert von R_A beeinflusst auch das SNR. Höhere Werte reduzieren zwar Spitzen in der Bandbreite, neigen aber dazu, das SNR leicht zu erhöhen. Dies ist auf den höheren Signalpegel zum Treiben des ADC-Full-Scale zurückzuführen.

Der Serienwiderstand R_KB an den ADC-Eingängen sollte so gewählt werden, dass er die durch Charge Injection des internen Sampling-Kondensators im A/D-Wandler verursachte Verzerrung minimiert. Eine Erhöhung dieses Widerstands kann ebenfalls Spitzen in der Bandbreite reduzieren.

Erhöht man jedoch R_KB, steigt auch die Signaldämpfung und der Verstärker muss ein größeres Signal treiben, um den ADC-Eingangsbereich zu füllen.

Eine andere Methode, um den Anstieg im Durchlassbereich zu optimieren ist, den Filter-Shunt-Kondensator C_AAF2 etwas zu verändern.

Der ADC-Eingangs-Abschlusswiderstand R_TADC sollte normalerweise so gewählt werden, dass die Eingangsimpedanz des A/D-Wandlers zwischen 200 und 400 Ω liegt. Macht man ihn kleiner, reduziert sich der Einfluss der ADC-Eingangskapazität. Dies kann der Filter stabilisieren, erhöht aber den Einfügeverlust der Schaltung. Eine Erhöhung des Wertes reduziert ebenfalls das „Peaking“.

Einen ausgewogenen Kompromiss zu finden, kann schwierig sein. In dieser Schaltung hat jeder Parameter die gleiche Gewichtung. Deshalb sind die gewählten Werte repräsentativ für die Schnittstellen-Leistungsfähigkeit aller Design-Charakteristika. In einigen Schaltungen werden eventuell verschiedene Werte gewählt, um je nach Systemanforderungen SFDR, SNR oder Eingangspegel zu optimieren.

Die SFDR-Leistungsfähigkeit in dieser Schaltung wird durch zwei Faktoren bestimmt. Verstärker und Werte der ADC-Schnittstellenkomponenten (Bild 1) sowie die Einstellung des internen Front-End-Pufferbiasstroms im AD9467 über ein internes Register. Die tatsächlichen SFDR-Werte in Tabelle 1 ergeben sich nach der SFDR-Optimierung, beschrieben im Datenblatt des AD9467.

Ein weiterer Kompromiss, der in dieser Schaltung gemacht werden kann, ist der Vollausschlagsbereich des A/D-Wandlers. Die differentielle Vollausschlags-Eingangsspannung des A/D-Wandlers wurde auf 2 V_ss eingestellt, was einen optimalen SFDR garantiert. Eine Änderung des Vollausschlags-Eingangsbereichs auf 2,5 V_ss ergibt eine Verbesserung des SNR um etwa 1,5 dB, senkt aber den SFDR nur minimal. Der Eingangsbereich wird durch den in ein internes Register des AD9467 geladenen Wert eingestellt, der im Datenblatt angegeben ist.

Das Signal ist mit den 0,1-μF-Kondensatoren AC-gekoppelt, um die Gleichtaktspannungen zwischen Verstärker, Abschlusswiderständen und ADC-Eingängen zu blocken. Weitere Details zu Gleichtaktspannungen stehen im Datenblatt des AD9467.

Passive Bauteile und Überlegungen zur Leiterplattenlayout

Die Leistungsfähigkeit der vorgestellten Schaltung hängt stark vom Leiterplattenlayout ab. Dies beinhaltet z.B. Stromversorgungs-Bypassing, Verbindungen mit kontrollierter Impedanz (wo erforderlich), Bauteileplatzierung, Signal-Routing sowie Power- und Masseflächen.

Oberflächenmontierbare Kondensatoren mit geringen Parasitäten, Induktivitäten und Widerstände sollten als passive Bauteile im Filter verwendet werden. Die gewählten Spulen stammen aus der Serie 0603CS von Coilcraft. Die SMD-Kondensatoren im Filter haben eine Toleranz von 5%. Eine vollständige Dokumentation des Systems findet sich im Design Support Package.

Häufige Varianten der Schaltung

Für Anwendungen, die weniger Bandbreite benötigen und nur wenig Energie verbrauchen dürfen, kann der differentielle Verstärker ADL5561 verwendet werden. Er hat eine Bandbreite von 2,9 GHz und nimmt nur 40mA auf. Für eine noch geringere Bandbreite und weniger Energieverbrauch ist auch der ADA4950-1 einsetzbar. Dieses Bauteil hat eine Bandbreite von 1 GHz und nimmt 10 mA auf. Für höhere Bandbreiten eignet sich der zu den anderen Modellen anschlusskompatible differentielle Verstärker ADL5565 mit 6 GHz.

Schaltungsevaluierung und Test

Diese Schaltung nutzt das modifizierte Board AD9467-250EBZ und das FPGA-Datenerfassungsboard HSC-ADC-EVALCZ. Beide Boards lassen sich über High-Speed-Steckverbinder anschließen und ermöglichen ein schnelles Setup und die Evaluierung der Leistungsfähigkeit. Das AD9467-250EBZ enthält die hier beschriebene Schaltung. Das Datenerfassungsboard wird in Verbindung mit der Evaluierungssoftware Visual Analog und der SPI-Controller-Software verwendet, um den A/D-Wandler richtig zu steuern und Daten zu erfassen. Blockschaltbild, BOM und Layout für das Board AD9467-250EBZ sind im User Guide UG-200 beschrieben. Die Datei readme.txt im Design Support Package beschreibt die Modifikationen, die am Standard-Board vorgenommen wurden. Application Note AN-835 beschreibt, wie man die Hard- und Software einrichtet, um die hier beschriebenen Tests durchzuführen.

Der Autor: Rob Reeder, Analog Devices