Normalerweise werden Ihnen im Rahmen des Entwicklungsprozesses bestimmter Spezifikationen vorgegeben, die einen Eingangsspannungsbereich und die gewünschte Ausgangsspannung beinhalten, und Sie sind aufgefordert die geeigneten FETs auswählen. Möglicherweise haben Sie als IC-Entwickler ein bestimmtes Budget zur Verfügung, das zudem die FET-Kosten oder die Größe des Gehäuses begrenzt. Beide dieser Vorgaben helfen bei der Auswahl der gesamten MOSFET-Chipfläche. Anschließend können sie zum Optimieren der entsprechenden FET-Fläche hinsichtlich ihrer Effizienz verwendet werden.

Bild 1: Der normalisierte Leitungsverlust als Funktion des Prozentsatzes für die FET-Fläche

Zunächst gilt es festzuhalten, dass der Widerstand eines FET umgekehrt proportional zu seiner Fläche ist. Wenn den FETs demnach ein Gesamtfläche zugeordnet ist und Sie die Fläche des High-Side FETs erhöhen (um den Widerstand zu reduzieren), muss die Fläche des Low-Side-FETs sinken, wodurch der zugehörige Widerstand steigt. Zweitens steht der Prozentsatz der Leitungszeit für die High-Side- und Low-Side-FETs in Bezug zum Wandlungsverhältnis der Ausgangs-/Eingangsspannung, die in erster Näherung identisch mit dem High-Side-Tastverhältnis (D) ist. Der High-Side-FET leitet für den prozentualen Zeitanteil D, während der Low-Side-FET für den verbleibenden prozentualen Zeitanteil (1 – D) leitet.

In Bild 1 wird der normalisierte Leitungsverlust als Funktion des Prozentsatzes für die FET-Fläche dargestellt, der dem High-Side-FET (X-Achse) und dem Wandlungsfaktor (Kurven) zugeordnet ist. Offensichtlich existiert für ein vorgegebenes Wandlungsverhältnis eine optimale Zuordnung der Chipfläche zwischen High-Side und Low-Side, bei der der Leitungsgesamtverlust minimal ist. Verwenden Sie bei geringen Wandlungsverhältnissen einen kleinen High-Side-FET. Verwenden Sie im Gegensatz dazu bei hohen Verhältnissen mehr FET-Fläche auf der High-Side. Die Zuordnungen sind insofern kritisch anzusehen, als für eine Schaltung, die für ein Wandlungsverhältnis von 12 auf 1,2 V (Tastverhältnis beträgt 10 Prozent) optimiert wurde, eine Zunahme des Leitungsverlusts von 30 Prozent zu verzeichnen ist, wenn der Ausgang auf 3,6 Verhöht wird. Wird der Ausgang weiter auf 6 V erhöht, beträgt der Zuwachs der Leitungsverluste nahezu 80 Prozent. Schlussendlich sollte angemerkt werden, dass jede Kurve bei 50 Prozent High-Side-Flächenzuordnung denselben Punkt durchläuft. Dies lässt sich damit begründen, dass die beiden FET-Widerstände an dieser Stelle identisch sind.

Bild 2: Es gibt ein optimales Flächenverhältnis, das auf dem Wandlungsverhältnis basiert.Hinweis: Widerstandsverhältnisse sind umgekehrt proportional zu den Flächenverhältnissen.

Aus Bild 1 haben wir gelernt, dass der schlimmste Fall für einen optimierten Leitungsverlust bei einem Wandlungsverhältnis von 50 Prozent auftritt. Es existiert jedoch eine Möglichkeit, Verluste unterhalb dieser Stufe bei unterschiedlichen Wandlungsverhältnissen zu reduzieren.

Anhang 1 enthält die Formeln für diese Optimierung, während in Abbildung 2 die Ergebnisse präsentiert werden. Selbst bei extrem niedrigen Wandlungsverhältnissen sollte dem High-Side-FET ein wesentlicher Teil der FET-Chipfläche zugeordnet werden. Dasselbe gilt für hohe Wandlungsverhältnisse, bei denen der Low-Side-FET ein bedeutender Teil der Fläche zugeordnet werden sollte. Bei diesen Ergebnissen handelt es sich um eine grobe Übersicht über das Problem. Sie beinhalten keine Dinge wie unterschiedliche spezifische Widerstände zwischen High-Side- und Low-Side-FETs, Einflüsse von Schaltgeschwindigkeiten oder Kosten und Widerstände, welche mit dem für die bestimmte Chipfläche notwendigen Chipflächengehäuse einhergehen. Sie stellen jedoch einen guten Ausgangspunkt für die Bestimmung der Widerstandsverhältnisse zwischen den FETs dar und sollten zu einem besseren Gesamtverständnis bei der FET-Auswahl beitragen.

Anhang: Herleitung von Bild 2

Von Robert Kollman, Texas Instruments

In diesem speziellen Anwendungsfall ist keine galvanische Trennung zwischen Ausgangs- und Eingangsspannung erforderlich. Hier kann die gleichgerichtete Eingangswechselspannung bis zu 375 VDC betragen; der Ausgang liefert eine Spannung in der Größenordnung von 5 V und kann mit Strömen von mehreren hundert Milliampère belastet werden. Diese in Massenstückzahlen hergestellten Baugruppen sind häufig recht kostenempfindlich, so dass eine Schaltung erforderlich ist, die mit wenigen Bauteilen auskommt und möglichst preiswert ist.

Ein Abwärts-Spannungsregler ist eine kostengünstige Lösung; sie mit einem Hochspannungseingang zu implementieren, kann den Entwickler jedoch vor einige Herausforderungen stellen. Im Dauerbetrieb errechnet sich das Spannungsverhältnis dieses Abwärtswandlers aus der Division der Ausgangsspannung durch die Eingangsspannung, was bei einer Konversion von 400 V auf 5 V einen Wert von 1,25 % ergibt. Betreibt man die Stromversorgungsschaltung mit einer Schaltfrequenz von 100 kHz, so muss die Einschaltzeit 125 ns betragen, was häufig aufgrund von Beschränkungen hinsichtlich der Schaltgeschwindigkeit unpraktikabel ist.

Bild 1: Eine einfache und kostengünstige Biasstromversorgung mit einem Niederspannungs-Abwärtswandler-IC

Bild 1 zeigt eine Schaltung, die der Herausforderung bezüglich des Tastverhältnisses gerecht wird. Ein Konstant-Einschaltzeit-Controller (U1) steuert eine Hochspannungs-Abwärtswandler-Leistungsstufe an, die aus einem p-Kanal-FET (Q4) besteht und von einer Potentialumsetzerschaltung (Q2, Q3) angesteuert wird, um 400 V in die gewünschte Niederspannung von 5 V umzuwandeln. Der Controller (in diesem Beispiel ein TPS64203) bildet das Kernstück dieser Baugruppe. Er hat eine sehr niedrige Ruhestromaufnahme (35 µA), so dass der Wandler im Offline-Modus anlaufen kann und in den Widerständen R2 und R3 nur minimale Verlustleistungen entstehen.

Der zweite wichtige Aspekt bei dieser Schaltung ist ihre Fähigkeit, kurze (600 ns) Einschaltzeit-Gateansteuerungsimpulse zu liefern, um die minimale Schaltfrequenz (im CCM-Betrieb) auf Werte über 20 kHz zu erhöhen. Q1 dient dazu, die Gate-Ansteuerungsspannung auf das Potential des hochspannungsseitigen Treibers zu verschieben. Bei einem Low-Signal am IC-Ausgang liegen ca. 5 V an R4, was bewirkt, dass ein fest vorgegebener Strom durch Q1 und R5 fließt. Die Spannung über R5 gelangt über Emitterfolger zum Gate des p-Kanal-FETs. Der Strom lädt zugleich den Kondensator C4, so dass die Treiberschaltung Betriebsspannung erhält.

Der p-Kanal-FET wurde gewählt, um die Treiberschaltung zu vereinfachen. Soll ein n-Kanal-Typ verwendet werden, so wäre eine Schaltungsvariante erforderlich, um das Gate des FETs mit einer Spannung über der Eingangsspannung zu beaufschlagen und so das Bauelement voll durchzusteuern.

Bild 2: Der MOSFET weist kurze Schaltzeiten (< 50 ns) auf

In Bild 2 sind zwei Signalverläufe dargestellt, die erkennen lassen, dass mit den einfachen Bipolar-Treibern kurze Schaltzeiten erzielt werden. Die Anstiegs- und Abfallzeiten der Gate-Ansteuerungsspannung von weniger als 50 ns führen zu Drain-Schaltzeiten von unter 30 ns. Die Schaltzeiten lassen sich noch verkürzen, indem man den zum p-Kanal-FET fließenden Ansteuerstrom optimiert, was jedoch zu Lasten einer erhöhten Verlustleistung geht.

Der Wirkungsgrad dieser Schaltung beträgt etwa 70 %. Dies ist ein durchaus guter Wert, wenn man berücksichtigt, dass die Leistung lediglich bei 4 W liegt, eine Konversion von 400 V auf 5 V erfolgt und die Schaltung einfach und kostengünstig ist. Zwei Schwächen dieser Schaltung bestehen darin, dass sie weder über einen Kurzschluss- noch einen Überspannungsschutz verfügt. Dennoch dürfte die Schaltung in vielen Anwendungsfällen einen kosteneffektiven Kompromiss darstellen.

Von Robert Kollman, Texas Instruments